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似乎已经下载成功

openocd能获取到device id，基本可以认为已经可以通过swd访问到芯片

目前我只能用到89%，一旦资源用到超过1890 LUTs，fitter就跑不出来。不清楚是不是工具限制了产生bin的size大小还是其他什么。mcu的firmware分配到内部flash是从低到高，cpld的bit bin是高空间活动分配（起始地址0x800fffff - cpld bin size)，中间必然有一个分界，可能是内部flash不够多，只能限制了size，因此也限制了cpld的充分使用，不知道某些具有更多内部flash容量的rv2k是不是这种情况

最近编辑记录 aquasnake (2024-03-26 09:33:24)

int OSC calibration失败的原因已经解决，对Jlink-OB下载线的vcc 3.3v供电很敏感. 偏差0.5V都不行。

我因为通常习惯在jtag调试器对target板供电为了防止反向灌流加个二极管，由此导致了vcc的压降，造成校准失败。

虽然我已经让校准通过，但是我对校准精度不报大的期望，当然，这个内部晶体时钟我只用来对信号延迟计数用，并不涉及其他，请不要学我，我任何时候都是把器件用到很抠门的地步，能省一颗料则省。

最后还是希望agm在这里对内部晶体供电做一个补偿，是否考虑内部供电统一安排到2.5v vcc（vddio除外）,以便当用户在使用欠压下载线的时候能够保证内部晶体的稳定

最近编辑记录 aquasnake (2024-03-27 10:48:20)

fitter效率突破不了90%上限的问题，可能是无法解决的，我试图编辑.qsf文件的约束参数也没有什么优化，基本上原厂提供的配置就已经到达极限了。 也并非的工具的问题，我发现agm用的约束参数就是quartus ii兼容的（这里面很奥妙)，cyclone 4架构或许就是需要剩余一部分面积才能布局布线走出来，而阉割到2K或许无法保证剩下的10%的面积连成一片，零散的10%的面积或许就是无法利用起来的，甚至无法插入一个锁存/触发模块

基于LUT结构的FPGA，Verilog代码需要写的尽量对称，所谓对称，就是if或者case语句内尽量具有相同的表达式结构，越对称，便于合并相同逻辑，综合的效率越高。同时尽量把case的所有分支都填充满，条件越详细，反而综合后分配的LUT越少。

虽然fitter的优化约束无法扣出资源，但是在综合这个步骤，通过改写代码，统一表达式结构，同样扣掉了几十个LUT出来，以前我做IC设计bring up时候的痛苦回忆又回来了，要跑通一个优化的配置，可能需要跑上百次verification. 通常效率最高的时候是在半夜，这个时候没有人和你争服务器job现程。而在白天，比如在一间科技公司，几百号人争夺代码服务器上的cpu资源，通常很难跑的快

最近编辑记录 aquasnake (2024-03-29 23:24:11)

agm的toolchain其实是属于外挂，对quartus ii做了一定程度的注入，migration以后产生的quartus ii的工程文件，然后就是利用quartus ii综合，此时需要运行agm的外挂脚本(af_quartus.tcl),脚本中把综合的约束条件自动注入综合器（它会覆盖原始quartus ii中的综合setting优化设置）,产生网表

然后执行agm的fitter(af.exe)去布局布线，此时注入fitter的约束条件,同时根据.ve的pin脚分配产生bin。

在利用quartus ii做综合的的时候，一旦运行了agm的脚本，如果再次去修改ide的全局综合优化设置，就会改变外挂之前设置好的参数，所以，一旦运行脚本(af_quartus.tcl）后，就不建议去做其他setting修改，这会导致产生一些非预期的问题，唯一能做的就是点箭头start compilation

如果你在次过程中，不慎修改了setting，那么最好还是再次运行一下外挂脚本(af_quartus.tcl）

由于是外挂，因此步骤上是必须严格按照顺序的，点错了，或者中间修改了ide设置，都有可能破坏注入参数

我是直接修改verilog，然后点编译，再到supra点编译下载，或者修改了VE文件也会在supra编译一次才下载，现象就和我上面说的一样

顺便问一下，这个VE引脚配置，没有上下拉设置和电平类型设置的？ 其他家的fpga大多数都有这种设置，就AGM的没有？